Verilog assign Verilog assign

赋值语句

连续赋值assign

对于wire而言，其连线的数值会随着驱动源的变动而即时发生改变。

过程语句always应用分析

对于reg类型，
基础结构

    always@(敏感信号条件表) 
    各类顺序语句；//always里的语句是顺序执行的
    
    
    AI写代码c
    
    运行

    always @(a or b)  //a,b也可
    always @ (*)
    always @(posedge clock or posedge reset)  
    
    
    AI写代码c
    
    运行

1为电平触发方式，在高电平或低电平持续期间产生响应，属于组合逻辑电路。
2为描述组合逻辑电路的一种方法；为了避免因考虑不周而引发操作错误，使用*来表示所有敏感变量。
3为边沿触发方式，在高电平向低电平或低电平向高电平转换的瞬间触发。
说明：
在一个module中，always语句的使用次数没有限制，且各always块会同时并行执行。
在always@( )敏感列表中，电平触发与边沿触发不能同时出现。
若某个输出被定义为wire类型，则可以额外声明一个reg变量，通过该变量实现间接赋值。

``