学习FPGA：基础时序组件
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1、基础D触发器
始终用于描述D触发器
module DFF1(CLK,D,Q);
input CLK,D;
output Q;
reg Q;
always@(posedge CLK)
Q <= D;
endmodule
在时钟信号CLK的上升沿触发机制中，posedge CLK用于描述对上升沿的敏感性，而negsedge CLK则表示对下降沿的敏感性，CLK本身则对应电平敏感的特性。当输入时钟信号CLK出现上升沿变化时，过程语句将被激活，从而将数据D传输至输出信号Q。
2、异步复位D触发器
（1）always语句的表达方式
module DFF1_1(D,CLK,RST,Q);
input D,CLK,RST;
output Q;
reg Q;
always@(posedge CLK,negsedge RST)
begin
if(!RST) Q<=0;
else Q<=D;
end
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