SystemVerilog验证 编写测试平台 第二章数据类型

2.1 内建数据类型
在Verilog语言中，常见的数据类型主要包括变量和线网两种形式。这两种类型均具备0、1、Z、X四种状态。其中，最为广泛使用的便是reg型与wire型。

变量
用于表示无符号数值的变量类型为reg；
用于表示32位有符号整数的变量类型为integer；
用于表示64位无符号整数或浮点数的变量类型为time。
多个变量可以被统一存放在定宽数组中。所有存储均为静态性质，意味着在仿真过程中所有变量始终处于活跃状态。

线网
wire是线网的一种基本形式。通常情况下，线网用于连接设计中的各个部分，尤其是在连接设计模块的端口时具有重要作用。

2.1.1 逻辑（logic）类型
相较于传统的Verilog reg类型，logic类型在其基础上进行了优化和扩展，使其不仅能够作为变量使用，还能被连续赋值语句、门单元以及模块所驱动。所有原本适用于线网的数据均可使用logic进行替代。然而，在定义双向总线时，由于存在多个结构性驱动源的问题，此时只能选择wire而不能使用logic进行定义。

2.1.2 双状态数据类型
与四态（0、1、X、Z）的数据结构相比，SystemVerilog引入了双态（0、1）的数据结构形式，这种改进有助于提升仿真器运行效率，并降低内存占用量。
无符号单比特数据类型的名称为bit；带符号数