数字集成电路设计-16围绕AXI协议

引言

AXI协议或许是在日常电路设计过程中较为常见的一种通信协议，同时它也具备一定的优势。接下来的段落中，我们将对其进行简要了解。

初看之下，AXI协议所涉及的信号数量较多，显得较为复杂，容易让人感到困惑。然而实际上，其核心理念却十分简洁。只要理解以下几个关键点：

Valid/Ready协议机制解析

axi协议属于一种典型的基于valid/ready机制的总线协议。
valid/ready机制的核心优势在于，它能够实现主设备与从设备之间的较高程度的独立性。
在进行一次数据传输时，作为发送端的主设备无需等待从设备是否已就绪，即可将传输的数据置于总线上；
而对于接收端的从设备而言，只要具备接收新数据的能力，就可以主动发送ready信号至总线，而无需等待主设备发起传输动作。
通过这种机制，valid/ready协议可以有效实现主从设备之间的解耦，并显著降低‘传输握手’过程所带来的额外开销。
这与常见的‘request/ack’类串行协议存在明显差异。例如AHB、APB以及wishbone等片内总线协议均采用此类方式。
鉴于valid/r