FPGA中的亚稳态特性

定义

当触发器的建立时间Tsu与保持时间Th未能达到要求时，输出信号rx_reg1在Tmet时间段内会在0与1之间发生震荡，经过持续Tmet的震荡过程后最终趋于稳定状态，然而此时稳定值为0或1具有随机性，其结果并不受输入信号的直接影响。

亚稳态产生原因

时间序列未能达到要求

在系统中存在异步组件的情况下，亚稳态现象将不可避免地出现

跨时钟域信号传递
当系统时钟恰好在信号上升沿的中间位置进行采样时，

在第一级寄存器出现亚稳态之后，需经历Tmet时间的振荡与稳定过程，随后第二级寄存器方可获取到一个确