编写简单的testbench及仿真脚本（二）——简单的testbench与仿真脚本

直接进入正题，本文所采用的测试平台及仿真脚本源代码已通过链接链接提供。在工程目录中，可创建一个名为src的文件夹，用于存储待测设计的相关代码；同时，还需建立一个sim文件夹，专门用于放置测试平台与仿真脚本。

一、简单的testbench的编写步骤

按照UVM验证方法学的框架，一个完善的testbench通常包括激励源(sequence)、激励源生成器(sequencer)、激励发射器(driver)、监控器(monitor)、计分板(scoreboard)、算法模型(model)、与待测模块(DUT)的虚拟接口(vif)，以及测试用例(test case)等组成部分（对于这些术语的具体含义暂时不理解也无妨）。对于较为简单的testbench，无需如此复杂，只需按照以下步骤进行编写即可。

1、设定仿真时间单位与精度

`timescale 仿真时间单位/仿真精度

在一般的功能仿真中，设置为1ns/100ps已经足够；而在时序仿真中，则建议使用1ns/1ps的精度。在相同的仿真时间范围内，精度越高，仿真的执行时间也会相应增加。

2、配置时钟信号与复位信号

系统中可能存在多个时钟信号和复位信号。在此阶段，暂且忽略其他因素，优先确保时钟和复位信号能够正常运行。

initial begin
clk = 0;
forever begin