＜Verilog实现加法器＞补充：进位分析与完成检测

一，内容介绍

加法器作为数字电路中最为基础的单元之一，同时也是中央处理器的重要组成部分。
在前几篇文章中，我们构建了一个以串行行波加法器为计算核心的模块。本章将对所采用的加法运算流程进行深入探讨。

上一篇：从加法器到计算单元
目前：加法过程中的进位机制分析

二，进位传播分析

在实际应用加法器的过程中，可以近似地假设每一位上0与1出现的概率相等。在行波进位机制中，最显著的延迟显然体现在从Cin到Cout的每一位都需要前一位的进位信号。然而，在实际操作中，若首次进位传播仅持续了半个位数，则从进位延迟的角度来看，加法器的延时可近似视为理论最差延时的一半。

基于上述假设，我们开展概率分析：
对于首次未发生进位的情况，产生进位的可能性为：0.5 × 0.5 = 0.25
而对于已存在进位的情况下，继续产生进位的概率为0.75
而发生进位吸收的概率则为0.25
P(进位吸收) = 0.25 × 0.75^(n-2) × 0.25 (n ≥ 2)
由此可见，P随着n的增长呈现递减趋势

显然，在涉及较长比特数的加法运算中，逻辑电路中最坏情况下的延迟在实际运行中发生的可能性较低。

我们可以构建一种电路结构，在执行加法运算的同时对已完成的部分进行标记。一旦检测到加法器计算完成且无进一步传播的进位信号时，即可立即采用当前结果并