Verilog中的 full case 和 parallel case

在Verilog语言的应用过程中，case语句是一种极为普遍的结构，其中包含若干具有特殊意义的特性，例如full case与parallel case。本文将对这些概念进行简要阐述，以帮助读者更好地理解其相关原理。

一、full case

在应用case语句的过程中，通常需要在未穷举所有可能情况时添加default分支，以此避免产生latch现象。然而，在实际操作中，人们常常会忽略这一关键步骤。例如，在描述交通信号灯状态时，若采用两位二进制编码表示三种颜色状态，分别用00、01、10对应红、绿、蓝，此时虽然已完整列举所有可能情况，但未使用到的11组合却极易被遗漏，从而引发综合过程中latch的生成，具体示例如下图所示：

然而，在代码中引入full case后，便能够有效防止latch的产生：

因此，引入full case的目的是使综合工具明确识别所有可能情形均已完整列举，从而避免生成锁