深入系统性地进行全面分析异步FIFO代码

 module Asyn_FIFO(data_out, full, empty, data_in, wen, wclk, wrst,ren, rclk, rrst);

    
  
    
 parameter datasize = 8; 
    
 parameter addrsize = 4;
    
  
    
 input [datasize-1:0]data_in;
    
 input wen,ren,wclk,rclk,wrst,rrst;
    
 output [datasize-1:0]data_out;
    
 output empty,full;
    
 reg empty,full;
    
 wire [datasize-1:0]data_out;
    
 //写指针指向下一个要被写入的单元，复位时，指向第一个单元；读指针总指向当前要被读出的数据，复位时，指向第一个单元
    
 wire [addrsize-1:0]raddr,waddr;        
    
 wire [addrsize:0]rbinnext,wbinnext,rptrnext,wptrnext;
    
 wire empty_val,full_val;
    
 reg  [addrsize:0]rbin,wbin,rptr,