FPGA 设计基础（三）

一个完整的系统设计，不仅需要具备优良的功能描述代码，同时在程序的仿真验证环节也必不可少。掌握如何验证自身编写的程序，亦即如何进行调试，是一项至关重要的技能。在RTL逻辑设计过程中，依据硬件逻辑编写测试程序显得尤为重要。其中，Testbench的构建尤为关键。Verilog测试平台本质上是对待测（MUT）模块进行例化的一个结构，其核心在于向该模块施加激励信号，并对输出结果进行观测。逻辑模块与相应的测试平台共同构成一个完整的仿真模型，通过该模型可验证模块是否满足设计需求。

构建Testbench的主要目的在于对采用硬件描述语言实现的电路进行仿真与验证，以检测其功能及性能是否符合预期目标。通常情况下，编写测试文件的过程包含以下步骤：

• 生成模拟所需的激励信号
• 将生成的激励信号输入至被测模块中，并对其响应情况进行监测
• 将实际输出结果与预设的理想值进行比对

1.1Testbench 文件结构

一般情况下，一份完整的测试文件所具备的结构形式通常包括

 module Test_bench(); //通常无输入无输出

    
 信号或变量定义声明
    
 逻辑设计中输入对用reg型
    
 逻辑设计中输出对应wire型
    
 使用initial 或 always 语句产生激励
    
 例化待测试模块
    
 监控和比较输出响