基于8倍频的FPGA设计

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八分频FPGA Verilog设计实现

顶层模块

复制代码

    module siv(clk,pwm);
    input clk;
    output reg pwm;
    reg [2:0] c;
    always @(posedge clk )
    begin
    c<=c+1'b1;
    pwm = c[2];
    end 
    endmodule

修改版

复制代码

    module siv(clk,pwm);
    input clk;
    output reg pwm;
    reg [2:0] c=0;
    
    always @(posedge clk )
    begin
    c<=c+3'b001;
    pwm <= c[2];
    end 
    endmodule

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