Altera FPGA自定义IP核生成详细说明
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在开展大规模FPGA开发项目过程中，往往需要由多个成员分别负责不同功能模块的逻辑设计。为便于后期系统集成，通常需要将各自开发的逻辑模块封装为IP核，从而能够以IP核调用的形式方便地集成至其他逻辑模块中，最终实现完整大型FPGA项目的构建。本文以Quartus 16.1版本为例进行说明，首先点击Tools->Qsys，即可进入以下界面：
随后在该操作界面中选择File- >New Component选项，即可进入下述界面：
接下来对相关参数进行配置，首先进入Component Type界面，根据字面含义对即将生成的IP核进行命名，并确认版本号、所属群组以及该IP核的相关描述（例如功能、特性等），同时填写作者信息、图标及文件内容。部分参数为可选项，可根据需要决定是否填写，此处笔者填写的内容如下：
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