VHDL实验一：组合逻辑电路设计与验证

一、实验目的 ：

熟练掌握使用Quartus II的技术，并深入熟悉其在FPGA开发中的操作步骤和数据输入方式

2．学会 if_else 语句和 case 语句的使用方法。

3．学会 Quartus II 调用 modelsim 仿真方法

二、实验步骤

在指导老师的手把手指导下，在Quartus II软件中启动Quartus II，并通过Verilog文本输入方式完成上述描述的逻辑电路的输入与编译，并进行仿真及下载。同时观察该逻辑电路在DE2开发板上的实际运行效果。步骤如下：

分别在两个文本文件中编写 verilog 代码和 testbench 测试代码。

(2). 搭建工程环境并配置硬件设备，在配置仿真工具时指定为 modelsim-altera 后续编写 Verilog 文件代码并完成文本数据的输入操作

(3).编译和分配引脚。(从 excel 中正确选择要使用的引脚，并输入)

(4). 创建一个testbench以进行modelsim仿真。在配置testbench之后, 启动modelsim并进行功能测试和时序验证.

(5).配置 FPGA，在 DE2 上实现要完成的功能。并测试。

三、实验结果

1. 硬件电路主要功能部分代码

**module TEST1(sw1,sw0,HEX0,HEX1,HEX2,HEX3,HEX4,H