时序收敛: 时序收敛概念分析及模型研究(附加约束方法)

• 时序收敛相关概念

  • 模型解析：周期******（PERIOD）******
  • 增加时钟周期限制的实现方式

一、时序收敛概念

静态时序分析，即Static Timing Analysis，通常被简称为STA，其核心在于应用特定的时序模型，以确保系统时序能够符合设计者所设定的各项指标。实现时序收敛的目标在于使设计满足预设的时序标准，从而保障FPGA设计能够按照既定逻辑正常运行。那么什么是STA？我们可以通过一个实例加以说明：

例如，若设计者规定某一信号在FPGA内部的传输延时不得超过15ns，则该信号从输入到输出的过程中将经历若干逻辑延时与路径延时。开发工具在执行相关操作过程中会识别出多种可能的布局布线方式。这些可能路径所对应的延时分别为14ns、14ns、16ns、17ns以及18ns。目前仅有两条路径符合设计要求，因此布局布线过程将从中选择一条满足条件的路径进行实施。

由此可见，实现时序收敛的关键在于约束条件的设置。若未施加任何约束，则讨论时序约束将失去实际意义。

二、静态时序模型分析

1.周期（PERIOD）

周期概念：简而言之，其核心在于对时钟信号的周期施加限制条件，时序分析工具依据PERIOD约束，对时钟域中所有同步器件（如寄存器、锁存器、同步RAM/ROM等）的