3.1 Verilog架构设计与实现细节(VHDL/Verilog版本)

1、verilog模块组成

在使用Verilog语言进行电路描述时，其基本构成单位为模块，每个模块通常由两个核心组成部分构成，即：端口与逻辑功能。

端口：

端口部分用于定义该模块的输入输出接口，主要关注模块与外部环境之间的交互接口；

逻辑功能：

逻辑功能部分则用于说明模块所实现的具体操作，体现了输入信号如何作用于输出结果；

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2、如何产生功能逻辑：

功能逻辑的生成依赖于三种描述方式：assign连续赋值+模块调用+always过程块

assign连续赋值：

assign连续赋值具备独立存在的特性，用于描述wire类型的连接关系，当输入信号发生变化时，输出会立即响应并随之改变。

模块调用：

模块调用涵盖对元件库中已有组件的引用，以及对已设计完成的模块进行调用；

always过程块：

在always过程块中可以实现连续赋值操作；

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3、细节处理与优化

并行性：

Verilog所描述的对象为电路结构，因此并行执行是其本质特征。在Verilog模块中，过程块（initial/always）、模块调用以及assign赋值语句之间均以并行方式运行。

语法相关：

连续赋值语句无法单独存在，必须依托于always块；

唯有assign赋值