编写第二阶段Verilog HDL行为语句

本人撰写的全新著作《自己动手写处理器》（目前尚未正式出版）将逐步上传至平台，今日为第七篇内容，我会尽力保持每周更新四篇的频率。

2.6 Verilog HDL行为语句

2.6.1 过程语句

Verilog语言所定义的模块通常包含过程性语句，这类语句主要分为两种类型：initial和always。其中，initial语句多用于仿真过程中的初始化操作，其内部的代码仅执行一次；而always语句则会持续循环执行其中的代码。值得注意的是，always过程性语句具备可综合特性，而initial过程性语句则不具备这一属性。

1、always过程语句

关于always过程语句的具体格式，可参考图2-10所示内容。

always过程语句通常包含特定的触发条件，这些条件被编写在敏感信号表达式中，该表达式也被称为事件表达式或敏感信号列表。当表达式中的变量值发生变化时，将触发其中语句序列的执行。因此，在敏感信号表达式中应当明确列出所有可能影响块内取值的信号。

（1）敏感信号表达式的格式

当存在两个或更多敏感信号时，它们之间应通过“or”进行连接。仍以32位加法器为例，在