VHDL 二号实验：流水指示灯

一、实验目的

学习使用 Quartus II 进行 FPGA 开发的过程；深入掌握使用 Verilog 语言进行逻辑电路设计的能力；了解并能运用 modelsim 转换为功能模型的方法

2．熟悉触发器、计数器和分频器在时序逻辑电路设计中的应用。

3．学会流水显示设计方法

二、实验步骤