基于FPGA的移位寄存器

介绍

在相同的时间间隔（即相同的时钟周期）下实现多个触发器的级联配置中，每个触发器的输出端Q连接至下一个触发器的数据输入端D形成移位寄存器结构体系。当施加于系统中的每个时钟脉冲事件发生后，在控制电路的作用下该寄存器阵列将完成一次左移或右移一位二进制数据的操作

串进并出

1. 左移

在时钟上升沿到达的时候，在总线传输系统中完成一位数据的串行输入操作；与此同时，在总线传输系统中完成四位数据的并行输出操作。当总线状态发生改变时，在总线传输系统中完成一位数据的串行输入操作；与此同时，在总线传输系统中完成四位数据的并行输出操作。
当总线状态发生改变时，在总线传输系统中完成一位数据的串行输入操作；与此同时，在总线传输系统中完成四位数据的并行输出操作。
当总线状态发生改变时，在总线传输系统中完成一位数据的串行输入操作；与此同时，在总线传输系统中完成四位数据的并行输出操作。
在时钟上升沿到达的时候，在总线传输系统中完成一位数据的串行输入操作；与此同时，在总线传输系统中完成四位数据的并行输出操作。