Verilog实现3个单端口同步写和异步读的SRAM

在先前的研究中，我们针对常用的存储设备进行了基础概念的梳理，并借助IP核的调用完成了对简单同步读写SRAM的实现；同时，我们还运用Verilog语言对同步读写SRAM进行了描述，具体实现了一个位宽为8bit、深度为16bit的单端口SRAM；相关研究内容详见：

Verilog实现RAM（1）

Verilog实现RAM(2-单端口同步读写SRAM)

在此前研究的基础上，我们进一步推进了单端口同步写入与异步读取SRAM的设计与实现。

一、核心原理阐述

异步SRAM并非依赖特定时钟信号进行同步操作，而是依据输入信号的状态来执行相应动作。由于缺乏明确的信号用于指示读取操作已完成并获取有效数据，也无信号用于表明写入操作已成功接收数据，因此在设计存储器时，需要参考制造商提供的数据手册，并结合时序图，依照“应已读取有效数据”以及“应具备接收数据能力”等条件进行相关设计。（这段话摘自https://www.cnblogs.com/geekite/p/4384322.html））

与单端口同步读写SRAM具有相似之处，单端口同步写、异步读SRAM在结构上也存在一定的共性。

输入端口包括：

reg [3:0]a;//输入地址（RAM深度为16，对应地址位宽为4）

reg clk;//时钟信号

reg we;//写使能信号，在该信号有效时执