探索基于AXI4总线卷积FPGA加速IP核的技术方案

本研究首先归纳了多种AXI IP核的实现途径，对各项性能指标进行比较，并分析其性能差异，同时探讨潜在的优化方向。所采用的硬件实验平台为Zedboard。

不同的AXI总线卷积加速模块的概况

本次逐步完善并实现了三个不同版本的卷积加速模块，以下将对各版本的核心内容进行简要说明。

版本一

版本一的核心功能在于验证AXI总线IP核的可行性。

• 此模块配置了19个32位寄存器
• 前9个寄存器用于存储待处理的数据
• 后续9个寄存器则用于存放卷积核参数
• 当访问第19个寄存器地址时，系统会执行对前9个寄存器内容的卷积运算（该操作能够在单一时钟周期内完成）
• 对于这9个寄存器，可以分别进行独立赋值，程序通过向对应地址写入数据的方式实现，数据经由总线完成传输。
• 因此，从理想情况出发，获取一个输出结果大约需要10个总线周期

可以从驱动程序的编写角度进行初步理解：

    void Conv_HW(int filter[3][3], int arr[100][100],
        int filterW, int filterH, int arrW, int arrH) {
    int i, j;
    for (i = 2; i < filterH + arrH - 3; i++) {