Design rule checks: S Rules

Scannability Rules (S Rules)

该系统由library cells和pre-existing scan segments构成，并利用它们来进行scan substitution和stitching。

在libcell架构中, 单个单元通常只包含一个memory element, 并且可能存在非扫描版本与其对应的扫描版本。在这种情况下, 必须对该memory element执行S-rule验证。更复杂的libcell可能包含多个这样的单元, 其中某些单元可能会被非扫描模型中的组件替代, 但它们不能成为scan路径中的一个部分; S-rules仅在这部分发生作用即当转换为scan路径时才起作用。为了处理复杂的scan架构, 包含多个scan输入端和输出端, 工具能够识别控制这些嵌入式的scan段落, 并在此期间仅关注这些时钟信号以确保正确性。此外, 在任何Verilog模块中预先配置好固定的scan段之后, 系统会在此处根据时钟信号以及set和reset端口再次执行验证步骤以确认功能完整性。完成拼接操作后, 成功融入到主系统中的特定记忆体元素将被称为属于该主系统的一部分。

该工具主要执行两个check动作以确保时序模块的稳定性。第一个check S1旨在保证所有定义的时钟——包括sets和resets——处于off状态期间 sequential