FPGA实现单精度浮点数加法器异号相加
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在之前的博客中，《单精度浮点数加法器FPGA实现------（同号相加）》一文中, 作者介绍了单精度浮点数同号相加的FPGA逻辑实现, 本次将深入讨论异号相加的相关逻辑, 并附上相应的Verilog代码:
module FP_ADD_diff_oper //不同符号的浮点数据相加
(
input wire MAIN_CLK,
input wire [31:0] a,
input wire [31:0] b,
output wire [31:0] ab
);
reg [7:0] pow_a;
reg [7:0] pow_b;
reg [22:0] val_a;
reg [22:0] val_b;
reg flag_a;
reg flag_b;
always @(*)
begin
flag_a = a[31]; //提取符号
flag_b= b[31];
pow_a = a[30:23];
pow_b = b[30:23];
val_a = a[22全部评论 (0)
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