8b/10b Serdes interface design

8b/10b SERDES的接口设计

摘要

串行接口广泛应用于芯片间及电路板间的信道信息传递。随着系统带宽不断增加达到千兆甚至吉比特级别时，并行接口已被高速串联设备（如 SERDES）替代。最初阶段的 SERDES 通常由独立的 ASSP 或 ASIC 构成。近年来已开发出集成有 SERDES 的 FPGA 系列模块其中多数应用于高端 FPGA 设备中

本方案基于CEM最新的低功耗系列FPGA的HR03平台，并集成8/10b SerDes收发单元；通过全数字技术实现了SERDES的CDR功能；支持100~200MHz的板间单通道通信；该接口方案具备低成本、高灵活性和短研发周期等显著优势。

关键字：HR03、SERDES、CDR

1硬件接口：

硬件的接口如上图所示，主要包括发送与接收模块。

发送模块包含8b-10b编码电路以及串并转换电路，并联于锁相环路中的频率合成电路与发送端口相连；接收模块则配置为8b-10b解码电路、 comma检测电路以及串并转换电路，并联于时钟数据恢复电路（CDR）与接收端口连接

8b/10b编码器负责处理来自上层协议芯片传输过