FPGA中的PCIe资源分配规则

FPGA之PCIE硬件分配规则

Vivado IP目录中的UltraScale Devices Gen3 PCIe集成模块在布局上受到一定限制。即并非所有Quad都能随意组合成8X或16X的PCIe结构。其具体规则如下：
规则1：PCIe接口的line 0只能在GTH Quad的一个时钟区域、PCI Express硬块内的相同区域或者同一个时钟区域内（例如图中所示）。特别地，在采用8倍宽的情况下（如使用PCIE X0Y4这个PCIe block且为8X宽度），其line 0可以选择bank233、bank232或bank231等不同配置选项。需要注意的是，在这种情况下所使用的两个Quad必须相邻连接以确保结构完整性

规定2：当PCIE接口连接多个Quad组合时,每个Quad应位于同一个逻辑域(SLR)。
例如,在UltraScale+系列FPGA中