基于所学的组合逻辑及数字电路知识设计一个完整的全加器

根据所学知识结合组合逻辑与数字电路原理进行一位全加器的设计任务；通过构建相应的真值表和逻辑函数来实现其功能验证；利用给定的标准输入输出数据建立起完整的逻辑关系模型，并通过函数展开来实现其运算功能；了解并掌握基于Quartus II平台进行Verilog HDL编程开发的基本工作流程；深入学习如何在软件层面上模拟运行以及在硬件层面进行功能测试与故障排查的具体方法与技巧；最终目标是将设计思路转化为清晰简洁、符合规范格式且可直接用于硬件开发的一位全加器Verilog HDL代码文件

逻辑原理
在一位全加器电路中，
变量A、B分别代表两位操作数，
其中Cin（Cin）代表来自低位级的进位，
而So（So）代表A与B的求和结果，
Co（Co）代表产生的进位输出。
给定输入A和B，
其中A作为被加数，
采用二进制形式1和0表示其输入数值；
同样地，
B作为加数，
也采用二进制形式1和0表示其输入数值；
此外，
Cin用于指示相邻低位级的进位状态。
其真值表如表所示。

一位全加器真值表

    module fadder_test(a,b,ci,s,co);//考虑