FPGA学习笔记（十）IP核之PLL锁相环的学习总结

系列文章结构概述

一、FPGA学习笔记（一）入门背景、软件及时钟约束

二、FPGA学习笔记（二）Verilog语法初步学习(语法篇1)

三、FPGA学习笔记（三） 流水灯入门FPGA设计流程

四、FPGA学习笔记（四）通过数码管学习顶层模块和例化的编写

五、FPGA学习笔记（五）Testbench（测试平台）文件编写进行Modelsim仿真

六、FPGA学习笔记（六）Modelsim单独仿真和Quartus联合仿真

七、FPGA学习笔记（七）verilog的深入学习之任务与函数（语法篇3）

八、FPGA学习笔记（八）同步/异步信号的打拍分析及处理

九、FPGA学习笔记（九）SPI学习总结及stm32的HAL库下SPI配置

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文章结构概述

• 系列文章索引
  • 锁相环PLL
  • quartus13操作指南
  • quartus 18操作指南

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PLL锁相环

在锁相环的运行过程中，当输出信号的频率与输入信号频率相等时，输出电压与输入电压之间会维持一个恒定的相位差，此时输出电压的相位被锁定在输入电压的相位上，这正是锁相环这一名称的来源。

Quartus II软件内置了锁相环PLL的IP核，具备时钟倍频（*2）、分频（/2）、可调