FPGA 学习 第四步 初步入门 点一盏灯

完成环境搭建之后，正式开始verilog的学习过程

首先从最为基础的点灯实验入手

接下来将为大家讲解最基础的数据类型以及相关的语法规则

依然从我们所熟知的界面作为起点

进入最顶层的模块 start 中

首先，verilog 的编程方式是以模块为基本单位进行的

每个模块的界定标志是 “module” “endmodule”

如图所示，这表示定义了一个名为 start 的模块，也就是顶层模块

当然，也可以先定义其他模块，再将其设置为顶层模块

首先，一个电路模块必然包含输入输出端口

同时还包括寄存器、逻辑控制等元素

接下来附上一些用于点灯的代码

    module start(
    	input button,//按键输入
    	output[2:0] led//3个led输出
     );
    reg[2:0] dat=3'b111; //3个led的状态寄存器
    assign led = dat;//将寄存器的3个值连接到led输出
    
    //当检测到按键下降沿时触发
    alw