FPGA Design Verilog Foundation (2)

1.1 状态机设计

状态机作为诸多数字系统中的关键组件，属于一种重要的时序逻辑结构。其通常由三个组成部分构成：第一部分为用于确定下一状态的逻辑电路，第二部分为用于保存当前状态的时序逻辑电路，第三部分则为生成输出信号的组合逻辑电路。一般情况下，状态机所包含的状态数目是有限的，因此被归类为有限状态机（FSM）。由于该类状态机中所有触发器均通过相同的脉冲边沿进行同步操作，因而也被称为有限状态机。

依据输出信号是否受到输入信号的影响，可将状态机划分为Mealy型与Moore型两种类型。在Mealy型状态机中，输出信号不仅取决于当前所处的状态，还受到输入信号的影响。而Moore型状态机则不同，其输出信号仅由各个触发器的状态决定，并不依赖于外部输入信号。其标准模型如下所示：

状态机的状态转移图通常能够依据输入信号以及系统内部条件进行绘制。一般而言，状态机的设计流程涵盖以下几个关键步骤：

• 在满足设计规范与功能需求的前提下，明确选用Mealy型或Moore型状态机。
• 对状态机中涉及的所有状态进行分析，并为每个状态选择适当的编码方式完成编码操作。
• 基于各状态之间的转