台积电5nm制造工艺
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5nm光刻技术由台积电所研发
在IEEE IEDM会议期间，台积电发布了一篇论文，介绍了其5nm工艺的初步研究成果。对于当前采用N7或N7P工艺的客户而言，下一步将迁移至该工艺节点，原因是这两种工艺在设计规则方面存在一定的共通性。新型5nm制程采用了台积电第五代FinFET技术，在7纳米工艺基础上实现完整的节点升级，并借助EUV极紫外光刻技术扩展至超过10个光刻层，相较于7纳米工艺显著减少了整体制造流程步骤。
关键数据
若仅关注关键数据，则答案如下。据台积电披露，5nm EUV工艺使晶体管密度提升至约1.84倍，能效提高了15%，功耗降低了30%。目前测试芯片（涵盖256 Mb SRAM及若干逻辑模块）的平均良率约为80%，峰值良率甚至达到90%以上。然而这些芯片结构相对简单，若应用于复杂度更高的移动芯片，则良率将明显下降。该技术预计于2020年上半年进入量产阶段，并基于5nm制程的芯片将在2020年下半年正式推出。
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