Verilog——综合及防护功能

2.1综合

作为硬件描述语言的一种形式，在设计数字电路时会采用特定的方式去定义各模块的功能与连接关系。完成对硬件功能的描述后会通过综合器将这些抽象的设计转换为具体的电路结构，并生成相应的逻辑线路图以实现目标功能。完成上述步骤后所得到的就是一个完整的电子线路布局文件（ waveform netlist），也称为网表（netlist）。而用于完成从逻辑设计到物理实现这一转换过程的工具统称为综合器（synthesis tool）。

位于图表左上方的部分是一段Verilog代码。这段代码实现了加法器的功能。经过综合器解析后，这段代码转化为一个加法器电路。如QUARTUS、ISE及VIVADO等均为用于FPGA开发的综合工具。在集成电路设计领域中常用的则是DC这种工具。

2.2仿真

在FPGA设计过程中，在所难免会遇到各种各样的BUG。
如果编译完成后发现出现问题时，则定位起来相当困难。
而未完成编译前，在个人电脑上使用仿真工具软件进行功能仿真测试，并能及时发现并修正这些BUG。
通常情况下，
未经仿真验证的代码必定存在BUG。

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