F28027第3节课---系统时钟（二号）

今日依旧延续对时钟相关知识的学习进程

在查阅芯片手册的过程中，意识到昨日的内容处理得过于草率。今日有必要进行相应的补充，否则会显得空洞无力

首要内容为安全机制——看门狗定时器

先来了解看门狗整体结构：

看门狗模块在需要复位输出脉冲信号时，其控制逻辑主要依赖于Generate Output Pulse模块。该模块包含两个关键条件：SCSR.WDENINT（用于选择是否输出信号）以及一个具有边沿跳变特征的输入脉冲信号（如上图所示1）。鉴于当前目标是关闭看门狗并避免产生复位信号，我们暂不深入探讨WDENINT的具体取值。

上图中框标1所示为一个二输入或门结构，这意味着只要方框2或看门狗计数器模块任一端出现高电平跳变信号，或门的输出就会生成一个高电平脉冲，从而触发复位操作。然而，这与我们的实际需求相悖。为了确保系统正常运行，必须使方框2和看门狗计数器均保持低电平输出。

对于方框2而言，其内部结构为异或门。根据异或逻辑特性可知：当两个输入端电平一致时，输出将为低电平；若不一致，则输出高电平。结合上述分析可知，要使异或门保持低电平状态，则需保证两端输入相同。因此应设置WDCR.WDCHK=1