Mentor-dft 并行 vs 串行模式 day33

仿真过程中的时钟监控

该工具能够生成Verilog测试平台，此测试平台可在仿真过程中对ATPG和IJTAG模式下的时钟进行监控。此外，还可以对处于快速捕获模式下的所有OCC实例的快速输入时钟进行监视。

ATPG与IJTAG模式的具体说明

针对ATPG和IJTAG模式，该工具在测试平台模拟期间会报告每个时钟的摘要信息，并检查这些时钟是否按照对应模式所要求的周期或频率运行：

• 对于ATPG模式：Verilog测试平台会监测test_setup中所有iCall相关的时钟，以及具有周期的所有外部或内部异步时钟。

• 对于IJTAG模式：Verilog测试平台会监控基于IJTAG的模式中的目标时钟。对于每一个iClock，在执行iClock的过程中可以启用相应的时钟监控功能，以确保每个iClock在规定的时间段内正常运行。

该工具会对每个单独的时钟进行独立监测，以确认其在n个周期内是否按照正确的周期运行。默认情况下，n值为10，但用户可根据需要修改这一数值。

限制条件

无法监视从TCK派生出的时钟信号。这是因为这些信号可能在时钟监视窗口期间出现不连续的情况，而由于存在不可预测的注入循环操作可能导致TCK被关闭。

OCC快速输入时钟的具体说明

对于OCC快速输入时钟，在测试台中将对处于快速捕获模式下的所有OCC实例的快速输入时钟进行监控。通