FPGA简明设计法中：D触发器及其波形和代码实现

在学习verilog之前，我们先学习一下D触发器以及它的代码。

FPGA的基础架构基于数字电路的知识体系。许多学生可能会误认为需要先掌握数字电路的知识后再进行FPGA的学习与设计工作。然而，在现代电子技术教材中列举了大量的基本概念和技术原理作为学习起点.例如 JK flip-flop, RS flip-flop, truth tables, and Karnaugh maps等.其中许多内容已不再适用.对于FPGA的学习而言.我们主要关注的是其中极少部分的核心技术要素.若缺乏相关的基础知识.建议只需了解D型触发器的工作原理即可.

那么D触发器是什么样子的呢?

这里展示了D触发器的工作原理图。其中时钟信号由clk提供、复位信号由rst_n控制、输入信号由d给出、输出信号则通过q获取。当复位有效时、其值可视为0；当复位无效时、在时钟正沿到来之前不会传递任何信息。只有在接收到时钟正沿后#160;d才会被赋值给q#167；此时#160;q#167;的状态仍保持不变直到下一个正沿到来之前都不会发生变化。这一特性非常关键#160;它意味着系统状态的变化必须等待相应事件的发生才能实现#167；因此在设计基于此的系统架构时必须严格遵循这一原则。由于JK型触发器等