SystemVerilog验证指南第四章连接设计与测试平台

验证一个设计方案需经历多个阶段，包括生成输入激励、获取输出响应、判断正确性以及评估进展。要实现该设计，首要任务是如何将待测设计（DUT）与测试平台进行连接。本章内容将针对这一问题展开探讨。

4.1 将测试平台与设计相分离
测试平台的代码应与设计代码保持独立，设计人员需编写符合规范的代码，而验证人员则需要构建能够使设计偏离规范的场景。若使用模块来存放测试平台，往往会在驱动和采样过程中引发时序问题。为了解决这一问题，在SystemVerilog中引入了程序块（program block），从逻辑和时间两个层面实现测试平台的分离。
4.1.1 测试平台与DUT之间的信息交互
随着设计复杂性的提升，模块间的连接也日益复杂。在本章中，为了更清晰地展示测试平台与DUT之间的连接方式，将以构建仲裁器的测试平台为例进行分析。
通常在Verilog中描述端口的方式较为繁琐，现在以该实例为例，进一步说明复杂的端口描述方式。
例4.1 基于Verilog端口的仲裁器模型

    module arb_port (output logic[1:0] grant,
    				input logic[1:0] request,
    				input logic rst,
    				input logic clk );
    	always@(pose