JESD204B System C Module Deterministic Latency Problem (5)

1 Deterministic Latency

JESD204系统中通常集成有多个数据处理模块，这些模块分别运行于不同的时钟域内，从而引发不可预测的延迟问题。此类延迟现象在链路层执行上电、断电或复位操作时尤为明显，表现为随机性特征。JESD204A版本未提供应对接口延迟的解决方案，而JESD204B版本则引入了两种机制（Subclass 1与Subclass 2），旨在解决延迟不确定的问题。

数据链路延迟被定义为：从并行数据帧输入至TX设备到并行数据帧从RX设备输出之间的时间差。该时间差依据frame clock进行计算，并以frame clock为单位进行衡量。通常情况下，数值越小越理想。同时，在系统上电、断电或重新同步过程中，必须提供辅助时间信息以满足输入需求。

实现确定性数据链路延迟需满足以下两个条件：

1． 在TX设备中，初始通道对齐（ILA）过程需确保所有通道同步启动。启动时刻应设定为SYNC信号上升沿后LMFC的第一个边沿或预设的LMFC周期。

2． 在RX设备中，输入的数据必须经过缓存处理以消除TX SERDES通道、物理传输路径以及RX SERDES通道带来的延迟。数据可在LMFC边沿释放。

由于TX设备的数据发送与RX设备缓存释放均与LMFC保持对齐关系，因此固定的链路延迟取决于发送端与接收端LMFC之间的对齐精度。

为了更有效地实现固定