SystemVerilog验证编写指南验证导论

作为验证工程师，你需要以高度细致的态度对设计进行全面检查，并识别出所有潜在的缺陷。在流片之前，每发现一处缺陷，最终交付给客户的产品中就少了一个隐患。
System Verilog硬件验证语言（Hardware Verification Language，HVL）相较于硬件描述语言（Hardware Description Language，HDL），具备以下几个显著特征：
（1）受约束的随机激励生成（CRT）。
（2）功能覆盖率分析。
（3）更高层次的架构设计，特别是面向对象的编程方式（OOP）。
（4）支持多线程及线程间的通信机制。
（5）兼容HDL的数据类型。
（6）集成事件仿真器，便于对系统进行控制与调试。
1.1 验证流程
何谓验证？作为验证工程师，你的职责是确保该设备能够顺利实现既定的功能目标，即该设计准确表达了规范要求的内容。
验证过程与设计流程并行展开。作为一名验证工程师，你需仔细阅读硬件规范并制定相应的验证方案，构建测试用例以检验RTL代码是否完整地实现了所有功能特性。
1.1.1 不同层级上的测试方法
设计中的缺陷会在多个层级上体现出来，以下从基础层级开始对这些漏洞进行分类说明：
在代码块层级上，在module中创建的代码块可能存在漏洞；代码块边界处由于不同设计者对同一规范的理解存在差异，可能引发逻辑上的