ZYNQ Ultrascale+ MPSOC FPGA教程自定义IP实验

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适用于板卡型号：

AXU2CGA/AXU2CGB/AXU3EG/AXU4EV-E/AXU4EV-P/AXU5EV-E/AXU5EV-P /AXU9EG/AXU15EG

实验所涉及的Vivado工程路径设定为“custom_pwm_ip /vivado”。

实验所涉及的Vitis工程路径设定为“custom_pwm_ip /vitis”。

Xilinx公司为用户提供了丰富的IP核资源，这些资源可以在Vivado软件中的IP Catalog内进行查阅。在实际系统开发过程中，用户通常不会仅依赖于Xilinx官方提供的免费IP核，而是在许多情况下需要自行开发符合特定需求的用户自定义IP核。这种做法具有诸多优势，例如实现系统设计的高度定制化；提升设计模块的复用性，在IP核中嵌入授权信息后可作为有偿服务提供给其他开发者使用；同时还能有效简化整体系统架构并缩短开发周期。在基于ZYNQ平台的设计中，最常见的方法是通过AXI总线将处理系统（PS）与可编程逻辑（PL）部分的IP模块进行连接。本次实验将详细介绍如何在Vivado环境中构建一种基于AXI总线接口的IP核，并利用该IP